Ich denke es wird sich letztendlich so wie beim DDR4 verhalten. Bessere Latenz bei höherer Spannung. Bei der Übertragung im Cache wird bei DDR5 in einem Taktzyklus (oder auch zwei Taktzyklen, wie es in der Presse steht) der Speicher jetzt in 5 steigenden und fallenden Flanken über den Bus übertragen. Dadurch werden dann mehr Daten übertragen. Dann erhöht sich die Bandbreite auch wenn die Latenz steigt. Es sind ja auch von Taktraten bis zu 8 GHz angekündigt was zu einer Erhöhung führt.
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