Habe mich sehr oft und regelmässig damit befasst und würde heutzutage keinen CPU mit 16 Lanes mehr nutzen.
Wie genau die Mechanischen und Elektrischen Lanes, über die Grafikkarte, USB, Arbeitsspeicher etc. laufen, zusammenhänge hat die PCGH mal ordentlich und neu anhand des 2066 von INtel erklärt
Zitat:"Grundsätzlich gilt hierbei: CPU-Lanes sind wertvoller als solche, die vom I/O-Hub ausgehen. Das liegt nicht an den Lanes als solches (16 CPU- und 18 PCH-Lanes können getrost zu 34 möglichen PCI-Express-Verbindungen aufaddiert werden), sondern an der Verbindung zwischen CPU und I/O-Hub. Sowohl AMD (Sockel AM4) als auch Intel (Sockel 1151, 2066) nutzen hier auf PCI-Express-3.0-×4 aufbauende Schnittstellen. Auch wenn der PCH theoretisch einen 3.0-×16-Slot mit knapp 16 GB/s hervorbringen könnten, ist die maximale Datentransferrate zwischen Endgerät am I/O-Hub und dem eigentlichen Prozessor (und damit auch dem Arbeitsspeicher) durch diesen Flaschenhals auf 4 GB/s limitiert. Analog zu eigenständigen PCI-E-Switches gilt hierbei: Mutliple Peripheriegeräte werden dadurch nicht limitiert, solange sie nicht gleichzeitig mit voller Leistung aktiv sind. Auch beispielsweise ein Encoding-Stream von einer M.2-SSD auf eine andere läuft mit voller Geschwindigkeit, denn hier wird bidirektional einmal mit 4 GB/s gelesen und einmal mit 4 GB/s geschrieben. Die Anbindung eines Endgerätes mit 8 GB/s und mehr, insbesondere also von Grafikkarten ist aber nur direkt über die CPU möglich. Umgekehrt könnten hier auch alle anderen Geräte angebunden werden - wenn die Ressourcen reichen würden. Mit Ausnahme von Skylake X (und seinen Sockel-2011-Vorgängern) bietet derzeit aber kein Prozesser genug Lanes, um neben einer ×16-Grafikkarte noch weitere Geräte mit mehr als 4 GB/s zu versorgen."
Wie genau die Mechanischen und Elektrischen Lanes, über die Grafikkarte, USB, Arbeitsspeicher etc. laufen, zusammenhänge hat die PCGH mal ordentlich und neu anhand des 2066 von INtel erklärt
Zitat:"Grundsätzlich gilt hierbei: CPU-Lanes sind wertvoller als solche, die vom I/O-Hub ausgehen. Das liegt nicht an den Lanes als solches (16 CPU- und 18 PCH-Lanes können getrost zu 34 möglichen PCI-Express-Verbindungen aufaddiert werden), sondern an der Verbindung zwischen CPU und I/O-Hub. Sowohl AMD (Sockel AM4) als auch Intel (Sockel 1151, 2066) nutzen hier auf PCI-Express-3.0-×4 aufbauende Schnittstellen. Auch wenn der PCH theoretisch einen 3.0-×16-Slot mit knapp 16 GB/s hervorbringen könnten, ist die maximale Datentransferrate zwischen Endgerät am I/O-Hub und dem eigentlichen Prozessor (und damit auch dem Arbeitsspeicher) durch diesen Flaschenhals auf 4 GB/s limitiert. Analog zu eigenständigen PCI-E-Switches gilt hierbei: Mutliple Peripheriegeräte werden dadurch nicht limitiert, solange sie nicht gleichzeitig mit voller Leistung aktiv sind. Auch beispielsweise ein Encoding-Stream von einer M.2-SSD auf eine andere läuft mit voller Geschwindigkeit, denn hier wird bidirektional einmal mit 4 GB/s gelesen und einmal mit 4 GB/s geschrieben. Die Anbindung eines Endgerätes mit 8 GB/s und mehr, insbesondere also von Grafikkarten ist aber nur direkt über die CPU möglich. Umgekehrt könnten hier auch alle anderen Geräte angebunden werden - wenn die Ressourcen reichen würden. Mit Ausnahme von Skylake X (und seinen Sockel-2011-Vorgängern) bietet derzeit aber kein Prozesser genug Lanes, um neben einer ×16-Grafikkarte noch weitere Geräte mit mehr als 4 GB/s zu versorgen."
